AM3352BZCZA100 Ubidder
Eegeschaften
Bis zu 1 GHz Sitara™ ARM® Cortex®
-A8 32-Bit RISC Prozessor
- NEON™ SIMD Coprocessor
- 32KB vun L1 Instruktioun an 32KB vun Datekache mat Eenzelfehler
Detektioun
- 256KB vun L2 Cache mat Feeler Korrigéiere Code (ECC)
- 176KB vun On-Chip Boot ROM
- 64KB vun dedizéierten RAM
- Emulatioun an Debug - JTAG
- Ënnerbriechungskontroller (bis zu 128 Ënnerbriechungsfuerderunge)
On-Chip Memory (Shared L3 RAM)
- 64KB vum General-Zweck On-Chip Memory Controller (OCMC) RAM
- Zougänglech fir All Masters
- Ënnerstëtzt Retentioun fir séier Wakeup
External Memory Interfaces (EMIF)
– mDDR(LPDDR), DDR2, DDR3, DDR3L
Controller
- mDDR: 200-MHz Auer (400-MHz Data Rate)
- DDR2: 266-MHz Auer (532-MHz Data Rate)
- DDR3: 400-MHz Auer (800-MHz Data Rate)
- DDR3L: 400-MHz Auer (800-MHz Data Rate)
- 16-Bit Databus
- 1GB vum Gesamt adresséierbare Raum
- Ënnerstëtzt One x16 oder Zwee x8 Memory Gerät Konfiguratiounen
- General-Purpose Memory Controller (GPMC)
- Flexibel 8-Bit a 16-Bit Asynchron Memory-Interface Mat bis zu siwe Chipwielen (NAND, NOR, Muxed-NOR, SRAM)
- Benotzt BCH Code fir 4-, 8- oder 16-Bit ECC z'ënnerstëtzen
- Benotzt Hamming Code fir 1-Bit ECC z'ënnerstëtzen
- Feeler Locator Modul (ELM)
- Benotzt a Verbindung mam GPMC fir Adresse vun Datefeeler aus Syndrompolynomen ze lokaliséieren, generéiert mat engem BCH Algorithmus
- Ënnerstëtzt 4-, 8-, a 16-Bit pro 512-Byte Block Feeler Location Baséiert op BCH Algorithmen
Programmable Real-Time Unit Subsystem and Industrial Communication Subsystem (PRU-ICSS)
- Ënnerstëtzt Protokoller wéi EtherCAT®, PROFIBUS, PROFINET, EtherNet/IP™, a Méi
- Zwee Programméierbar Echtzäit Eenheeten (PRUs)
- 32-Bit Load/Store RISC Prozessor Kapabel fir op 200 MHz ze lafen
- 8KB vun Instruktioun RAM Mat Eenfeeler Detektioun (Paritéit)
- 8KB vun Daten RAM mat Single-Error Detection (Parity)
- Eenzyklus 32-Bit Multiplikator mat 64-Bit Akkumulator
- Erweidert GPIO Modul bitt ShiftIn / Out Support a Parallel Latch op externt Signal
- 12KB vum Shared RAM Mat Single-Error Detection (Parity)
- Dräi 120-Byte Registerbanken zougänglech vun all PRU
- Interrupt Controller (INTC) fir Systeminput Eventer ze handhaben
- Lokal Interconnect Bus fir intern an extern Masters mat de Ressourcen bannent der PRU-ICSS ze verbannen
- Peripherieger am PRU-ICSS:
- Een UART Port mat Flow Kontroll Pins,
Ënnerstëtzt bis zu 12 Mbps
- One Enhanced Capture (eCAP) Modul
- Zwee MII Ethernet Häfen datt Industrie Ënnerstëtzung
Ethernet, wéi EtherCAT
- One MDIO Port
Power, Reset, and Clock Management (PRCM) Modul
- Kontrolléiert d'Entrée an d'Ausfahrt vu Stand-By an Deep-Sleep Modi
- Verantwortlech fir Schlof Sequencing, Power Domain Switch-Off Sequencing, Wake-Up Sequencing, a Power Domain Switch-On Sequencing
- Uhren
- Integréiert 15- bis 35-MHz Héichfrequenz
Oszillator benotzt fir eng Referenzuhr fir verschidde System- a Peripherieuhren ze generéieren
- Ënnerstëtzt individuell Auer aktivéieren an auszeschalten
Kontroll fir Subsystems an Peripherieger ze
Erliichtert reduzéierter Stroumverbrauch
- Fënnef ADPLLs fir Systemuhren ze generéieren
(MPU Subsystem, DDR Interface, USB a Peripherieger [MMC a SD, UART, SPI, I2C], L3, L4, Ethernet, GFX [SGX530], LCD Pixel Auer)
